do PPL, onde voce tem os 72Mhz da cpu e o clock do barramento que tem de estar entre 2 valores que se nao me falhe a memoria e de no maximo uns 500Mhz...
Marcelo Samsoniuk,
nem eu sabia da existencia de bugs... foi o pessoal daqui do forum que me mostrou a existencia dos erratas....
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saida VGA
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por polesapart » 22 Set 2010 12:09
A errata PLL.1 só se aplica a 1ª revisão do chip. Quando pedi samples há zilhões de anos atrás, já vieram a revisão 'B' (que é a terceira, e não a segunda). Se você tiver um chip da 1ª rev, vc pode corrigir: vc pega ele e joga no lixo 
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por rcakto » 22 Set 2010 12:37
Alguem me explicaria melhor isto??
"The LPC2388 EMC is an ARM PrimeCell MultiPort Memory Controller peripheral offering
support for asynchronous static memory devices such as RAM, ROM, and flash. In
addition, it can be used as an interface with off-chip memory-mapped devices and
peripherals. The EMC is an Advanced Microcontroller Bus Architecture (AMBA) compliant
periphera"
e "external MiniBus: 8 data, 16 address, and 2 chip select line"
"The LPC2388 EMC is an ARM PrimeCell MultiPort Memory Controller peripheral offering
support for asynchronous static memory devices such as RAM, ROM, and flash. In
addition, it can be used as an interface with off-chip memory-mapped devices and
peripherals. The EMC is an Advanced Microcontroller Bus Architecture (AMBA) compliant
periphera"
e "external MiniBus: 8 data, 16 address, and 2 chip select line"
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por mastk » 22 Set 2010 12:51
En taru Samsoniuk, rcakto.
Caso tenha um controlador de memoria simplificado, tera o problema da banda nescessaria. Do que vi dos barramentos dos ARMs da NXP, eles tem essa flexibilidade (que tudo hoje em dia tem) de ajustar a lagura do barramento.
No texto, apenas diz vc pode espetar um RAM, ROM ou FLASH, ou logicas externas no barramento, todu asincrono.
Opa mas o 68K ja fazia isso, e com a opcao de bus sincrono tb
Caso tenha um controlador de memoria simplificado, tera o problema da banda nescessaria. Do que vi dos barramentos dos ARMs da NXP, eles tem essa flexibilidade (que tudo hoje em dia tem) de ajustar a lagura do barramento.
No texto, apenas diz vc pode espetar um RAM, ROM ou FLASH, ou logicas externas no barramento, todu asincrono.
Opa mas o 68K ja fazia isso, e com a opcao de bus sincrono tb
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por polesapart » 22 Set 2010 13:13
É aquilo que já discutimos no outro tópico: o 2388 tem um mini-barramento, 8 linhas de dados, 16 de endereços, com 2 chip-selects. Com isto, em tese, você pode ter até dois dispositivos, cada um com no máximo 64KBytes, totalizando 128K. O uso disto é bastante limitado, considerando as alternativas (outras opções com mais memória interna no µC, ou um barramento externo mais comum, que endereça mais memória; Os 24xx com controlador de memória externa endereçam chips de até 16 Mbytes, e tem [se recordo bem] 4 chip selects).
O chip select é um pino feito pra comutar entre vários dispositivos ligado no mesmo barramento, em paralelo. Quando um chip está "selecionado" (o pino chip select dele está no nível lógico ativo, que em se tratando desta aplicação acho que é negado, ou seja, 0 ativa e 1 desativa), os dados trocados no barramento são pra ele e ele responde com leitura ou escrita, conforme solicitado pela cpu. Quando o chip select dele é inativo, os pinos de endereço, controle (leitura/gravação, etc) e dados vão pra tristate, abrindo espaço pra que os outros dispositivos possam ter seu chip select acionado e a cpu possa falar com eles. É um multiplexador de barramento.
Em cima disto, tem soluções que colocam buffers, latches & portas lógicas pra fazer combinações malucas como (por exemplo) usar 2 chips de 16 bits em paralelo num barramento de 32 bits, ou o inverso disso, etc.
O chip select é um pino feito pra comutar entre vários dispositivos ligado no mesmo barramento, em paralelo. Quando um chip está "selecionado" (o pino chip select dele está no nível lógico ativo, que em se tratando desta aplicação acho que é negado, ou seja, 0 ativa e 1 desativa), os dados trocados no barramento são pra ele e ele responde com leitura ou escrita, conforme solicitado pela cpu. Quando o chip select dele é inativo, os pinos de endereço, controle (leitura/gravação, etc) e dados vão pra tristate, abrindo espaço pra que os outros dispositivos possam ter seu chip select acionado e a cpu possa falar com eles. É um multiplexador de barramento.
Em cima disto, tem soluções que colocam buffers, latches & portas lógicas pra fazer combinações malucas como (por exemplo) usar 2 chips de 16 bits em paralelo num barramento de 32 bits, ou o inverso disso, etc.
Editado pela última vez por polesapart em 22 Set 2010 13:20, em um total de 2 vezes.
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