VCC PLANE.

[fabim]

Pessoal.
Estou revisando um layout feito por outro projetista, e identifiquei que o layer 2 é plano terra, e o layer 4 tem somente algumas trilhas de 5V.
Sendo que 98% da placa é 3.3V, e apenas alguns caras são de 5V.
Eu estava pensando no seguinte.
Pegar o plano 4, engrossar um pouco as trilhas de 5V, e jogar o plano 3.3V desligando assim as varias trilhas no top,boton,l2 e l3 que fazem as conexões de 3.3V com os componentes, usando apenas VIAS para isto, com os capacitores xr7 de 100nF, nos seus devidos lugares praticamente encima dos pinos susceptiveis a emi/rfi.
Ao todo vão ser 28 caps de 100nF, espalhados por praticamente toda a placa em varios pontos do possivel plano 3v3.

Ficaria assim o layout.
TOP = Componentes + trilhas de sinal AF.
L1 = GND
L2 = trilhas de sinal AF + POLY GND
L3 = trilhas de sinal AF + POLY GND
L4 = Planos 3.3V e 5V
BOTTOm = trilhas de sinal AF + POLY GND.

a DDR2, trabalha em 60mhz.
o display trabalha em faixa de 28mhz máximo.

Alguém ja fez algo parecido ? embolachou sinal com VDD e GND ?

Abraços

[Rodrigo_P_A]

Eu fiz placa 4 layer assim
1) Trilhas de sinais + plano de terra GND
2) Plano de terra GND ( nessa num precisei colocar nenhuma trilha. )
3) 3v3 , 5v, 12v e algumas trilhas de sinais e gnd
4) Trilhas de sinais + plano de terra GND

Tudo ta funcionando, eu uso ddr2 a 133mhz.

O maior problema da DDR é manter a regra do tamanho das trilhas de alguns sinais dela, exemplo:
A linha de CLK e CLKN devem ser paralelas ( pois são sinais diferenciais ), devem passar pela mesma quantidade de vias e pelos mesmos planos.
As linhas de dados devem ter o mesmo tamanho entre outras regras.

[tcpipchip]

A placa RF 5 em 1 tambem ficou assim. Mas nao usei 12V.

PS: terceirizei o desenho pq RF é F.

[xultz]

Esse é uma assunto polêmico, e achei poucas respostas objetivas. Então tudo que eu disser pode, e muito provavelmente esteja errado.
Eu tenho sérias restrições a colocar trilhas entre um plano de GND e VCC. Entre estes planos haverá um campo elétrico, partindo do VCC pro GND. As trilhas de sinal estarão boiando neste campo elétrico. E com as variações de corrente que ocorrem nos planos de VCC e GND por consumo dos componentes, vai aparecer um campo magnético variando, e as trilhas estarão boiando num mar de campo magnético. Aí eu penso: uma trilha de sinal, boiando num mar de campo eletromagnético, o que pode dar errado? Tudo.

[fabim]

Bom, então.
É um assunto meio estranho mesmo, até de mais.
Se no TP e BTT, existem centenas de trilhas de 3.3V como se fossem varios indutores para cada CI gerando uma portadora diferente na placa.
Eu olhando no utero, vejo que colocar um grande capacitor, que ao mesmo tempo serve como "CHAPAS DE FARADAY" rsrs. as frequencias portadoras neste grande capacitor tende a zero.
Levando em consideração que, a cada CI no VDD onde é o pino que mais gera ruido, e é susseptivel a ruido, você adiciona um XR7, voce cria um T onde o CI não iria gerar tanto ruido pra fora, e de fora para o ci tambem não.
Eu costumo usar XR7 de 25V de 1uF para cis de corrente acima de 100mA, e XR7 de 25V e 100nF em CIs abaixo de 100mA.
Também sempre acrescento caps eletroliticos CASE5 SMD 25V nas linhas de 3.3V da seguinte forma.
Suponha que meu calculo para o capacitor deu 400uH.
Eu divido este valor em quantidade que sempre irá atender inicio de trilha de VDD, meio da trilha de VDD, e FIN(s) das trilhas de VDD.

na DDR e TFT, na epoca o projetista fez bem feito. Primeiro ele roteou barramentos de TFT e DDR, para depois expandir o restante do layout !!
Isto não me preocupa.

Minha preocupação é com esta técnica que eu citei !! Será que é confiavel ?

O PA disse que usou e funçou em 4 layer, no meu caso eu poderia abolir facilmente 2 layers deixando 4, mais não quero mudar o que esta funcionando bem, quero apenas melhorar o layout no quesito trilhas curtas, plano VDD etc.

Abraços

Fabim

[Rodrigo_P_A]

Esse é uma assunto polêmico, e achei poucas respostas objetivas. Então tudo que eu disser pode, e muito provavelmente esteja errado.
Eu tenho sérias restrições a colocar trilhas entre um plano de GND e VCC. Entre estes planos haverá um campo elétrico, partindo do VCC pro GND. As trilhas de sinal estarão boiando neste campo elétrico. E com as variações de corrente que ocorrem nos planos de VCC e GND por consumo dos componentes, vai aparecer um campo magnético variando, e as trilhas estarão boiando num mar de campo magnético. Aí eu penso: uma trilha de sinal, boiando num mar de campo eletromagnético, o que pode dar errado? Tudo.

Na minha aplicação todos planos são GND, eu não uso uma camada com VCC e outra como GND

[tcpipchip]

No meu caso apenas uma LAYER interna de GND. Não vou ter problemas pq uso modulos.

[fabim]

Achei o documento. Isto vale ouro !!!! Sim plano vdd sim !!!! Muito bem explicadinho com graficos e tudo mais !! O documento é da altium !!! O negocio é assim!
Os planos embolachando as trilhas, faz o isolamento e anula a emi/rfi de emissao e susceptibilidade. O que faz todo sentido do mundo olhando os graficos !!

Plane vcc rf pcb !!

[Rodrigo_P_A]

Achei o documento. Isto vale ouro !!!! Sim plano vdd sim !!!! Muito bem explicadinho com graficos e tudo mais !! O documento é da altium !!! O negocio é assim!
Os planos embolachando as trilhas, faz o isolamento e anula a emi/rfi de emissao e susceptibilidade. O que faz todo sentido do mundo olhando os graficos !!

Plane vcc rf pcb !!

Posta o documento aqui para contribuir com todos!

[andre_luis]

Na minha opinião, dependendo de qual for a origem do ruído do qual desejamos nos proteger, ora a blindagem ou ora a separação pode ser a melhor opção, e aqui vai o que considero na decisão :

Ambiente agressivo ) : Se a placa estiver inserida em um ambiente EMI do tipo industrial, o sanduíche pode confinar os sinais em planos de GND e/ou VCC/GND. Seria o caso de haver barramentos na placa com Relê e Transformadores, que poderiam induzir ruído nas trilhas diretamente expostas.
Ambiente "normal" ) : É o caso do PC por exemplo, e o curioso é que se olharmos as recomendações de empilhamento de camadas de roteamento SATA ou USB,vemos que os layers GND e VCC/GND intercalam os demais layers de sinal. Nesse caso, a maior contribuição do ruído parece vir da própria fonte, seja linear ou chaveada, mas não pela atmosfera, mas sim pela fiação.

É apenas a minha opinião...

+++

[fabim]

Isto mesmo Andre !!
http://www.hottconsultants.com/index.html

No meu caso, medical !! O ambiente agressivo é so no INPE mesmo !!! rsrss
Mais tem que aguentar né ?
A susceptibilidade e a emissão devem ser minimas !!
a tecnica de embolachamento passa tempo, é o seguinte.

Uma trilha ou trilhas, possuem LOW Z, referente ao PLANO!! Não informa nenhum calculo qual PLANO !!
Se você possui 2 planos, embolachando HF, você mantem logicamente a mesma impedancia para a camada mais proxima do GND, e mais proxima do VDD.
As desenas de capacitores de desacoplamento entre VDD e GND, logicamente oferecem a estabilização e anulação de frequencias distribuidas, oferecendo uma alimentação estabilizada e distribuida impdancia de igual valor !!

[chrdcv]

Trufa, não se faz split de planos de ground e ponto final, por causa do retorno de corrente nos demais layers de sinal, provenientes de linhas e/ou barramentos críticos tais como USB 2.0, memórias (DDR em diante), HDMI, etc...

Faça o split no plano de 3.3V e insira um subplano que contenha os nets de 5.0V.

Geralmente, o stack-up de uma placa com 6 layers é a seguinte:
TOP = signal
L1 = GND
L2 = signal OU power plane
L3 = signal OU power plane
L4 = GND
BOTTOm = signal

[fabim]

Trufa, não se faz split de planos de ground e ponto final, por causa do retorno de corrente nos demais layers de sinal, provenientes de linhas e/ou barramentos críticos tais como USB 2.0, memórias (DDR em diante), HDMI, etc...

Faça o split no plano de 3.3V e insira um subplano que contenha os nets de 5.0V.

Geralmente, o stack-up de uma placa com 6 layers é a seguinte:
TOP = signal
L1 = GND
L2 = signal OU power plane
L3 = signal OU power plane
L4 = GND
BOTTOm = signal

""""""""""""""""""Uma trilha ou trilhas, possuem LOW Z, referente ao PLANO!! Não informa nenhum calculo qual PLANO !! """""""""""
Agora olhe atentamente ao que você informou !!!
Se o que você disse fosse lei, TOP e botton, seriam os GNDS !!! E o restante com Z=R+jwc, mas os layers L2 e L3 teriam Z indefinida !!

Imagine um circuito, onde o VDD por todo lado seria os 5V, e os GNDS seriam trilhas "igual manda as leis de bom senso" !!
Acredita mesmo que seria um resultado diferente do que GND por todo lado, e os 5V ligados por trilhas ?

Eu só precisava olhas as pinturas abstratas para eu lembrar do BEABA

[andre_luis]

...não se faz split de planos de ground e ponto final, por causa do retorno de corrente nos demais layers de sinal, provenientes de linhas e/ou barramentos críticos tais como USB 2.0, memórias (DDR em diante), HDMI, etc...

Depende do contexto, e como o caso do fabim é para aplicação em área médica, dependendo da certificação exigida, pode ser ambiente agressivo (Desfibrilador). Quanto mais você blindar as trilhas da placa, menor vai ser o efeito de indução nelas.

Numa ocasião, só consegui eliminar o ruído de um equipamento ECG, pela colocação de uma chapa metálica abaixo da placa ( aterrada ao GND, e lógico, isolada do equipamento ), ou seja, a solução do problema, se deu pela colocação de um "layer" externo á placa, tal como a blindagem de uma camada TOP ou BOTTOM conectada ao GND.


+++

[chrdcv]

...não se faz split de planos de ground e ponto final, por causa do retorno de corrente nos demais layers de sinal, provenientes de linhas e/ou barramentos críticos tais como USB 2.0, memórias (DDR em diante), HDMI, etc...

Depende do contexto, e como o caso do fabim é para aplicação em área médica, dependendo da certificação exigida, pode ser ambiente agressivo (Desfibrilador). Quanto mais você blindar as trilhas da placa, menor vai ser o efeito de indução nelas.

Numa ocasião, só consegui eliminar o ruído de um equipamento ECG, pela colocação de uma chapa metálica abaixo da placa ( aterrada ao GND, e lógico, isolada do equipamento ), ou seja, a solução do problema, se deu pela colocação de um "layer" externo á placa, tal como a blindagem de uma camada TOP ou BOTTOM conectada ao GND.


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Vc entendeu (e leu) REALMENTE o que escrevi? Tente fazer split plane no GND embaixo de um circuito de alta velocidade e depois poste os resultados quando tentar gravar/ler a memória. Os circuitos que descreveu, não são tão adequados para mensurar tais coisas devido ser circuitos preponderadamente analógicos e de baixa velocidade. Em um desfibrilador, lembro que a etapa mais crítica no caso é o layout do circuito das entradas dos eletrodos de captação, visandoo ISOLAÇÂO do sinal ECG e algumas "peripécias" a mais devido o fato dos mesmos eletrodos de captação do sinal serem os mesmo que aplicarão a descarga no tórax do paciente. A etapa de potência, é um caso a parte pois ela é totalmente isolada do restante do circuito.

Em tempo, o que disse não impede a inserção de uma malha de ground/ground ring nos layers de sinais (top, internal signals, bottom).

chrdcv