Caro proex. Obrigado pelas dicas. Realmente você tem razão. Além das minhas suspeitas ainda tem que ser considerados estes fatores.
Caro Fábio. O assunto é interessante. Vislumbro duas maneiras de minimizar os erros apresentados adiante.
1- Caso fosse possível fazer uma conversão com um número inteiro de ciclos presentes na saída do comparador e que terminasse com um valor no contador de instantes monitorados (loops), que fosse fator de 2. Este sincronismo é praticamente impossível.
2- Outra possibilidade, esta menos impossível, seria fazer uma conversão com um número inteiro de ciclos e o contador de loops maior que 256. O problema é que seria necessário fazer uma divisão de números inteiros de até 16 bits (valor do registrador de número de eventos presentes no semi-ciclo negativo / valor do registrador de número de loops). Isso em um PIC com limitação de memória de programa seria difícil.
O circuito básico é mostrado na figura a seguir. Ela auxilia o acompanhamento dos fatores expostos.
Um gráfico interessante que obtive, é o que fornece o erro relativo percentual da tensão de entrada Vin, com a tensão calculada VinCalculada, obtida via simulação computacional da conversão Delta-Sigma. Os erros são grandes porque o período de conversão é fixo, cerca de 1024 loops de 17 microsegundos. Isso acarreta que, ao final da conversão, o último ciclo na saída do comparador, não seja inteiramente monitorado.
Neste gráfico aparecem erros de quase 10 %, porém, quando se consideram mais pontos (valorers de Vin), aparecem maiores erros.
Neste gráfico tem-se mais pontos, porém, de valores diferentes do gráfico anterior.
Neste gráfico a conversão se dá em apenas um ciclo do sinal na saída do comparador. Foi computado apenas para confirmar que, se a conversão ocorrer em um número inteiro de ciclos, o erro seria reduzido.
O ciclo (para cada valor da tensão de entrada) foi dividido em 1023 períodos iguais. Com um número inteiro de ciclos na conversão, o erro cai e tende para zero.
O erro ainda é grande na região inferior de Vin, devido ao fato de que o semi-período em zero lógico é muito pequeno em relação ao semi-período em um lógico. Não havendo sincronismo do instante da transição negativa (na saída do comparador) com os instantes de amostragem. O número de contagens durante o semi-período negativo pode variar de uma unidade. Uma variação pequena em um contador, que, neste caso, possuindo um número pequeno de contagens, fornece um erro grande.
A seguir tem-se um gráfico que fornece os semi-períodos do ciclo na saída do comparador. Tpos para um lógico e Tneg para zero lógico. Os valores dos parâmetros foram:
Tensão máxima na saída para o resistor: 4,98 V.
Tensão mínima na saída para o resistor: 0,02 V.
Tensão de Referência: 2,5 V.
Resistor de entrada, junto à tensão desconhecida Vin: 47k Ohm
Resistor junto ao PIC: 47.569,7 Ohm. Valor calculado para que a relação entre a tensão Vin e Tneg/(Tneg + Tpos) seja linear e passe pela origem.
Capacitor: 100 nF.
Variação da tensão triangular sobre o capacitor: 0,05 V.
Período de amostragem (intervalo entre cada loop): 17 microsegundos.
Espero ter me feito entender. Sei que fica difícil em um espaço restrito. Algumas afirmações expostas pressupõem que já haja um prévio conhecimento do método exposto na AN-700.
Alguns gráficos possuem título em inglês. Apesar disso são originais. A explicação é que estou tentando expandir este estudo para tentar esclarecer minha hipótese. O texto em inglês acabou ficando mais claro que o texto em português. Estou contatando um colega para revisar a gramática, dadas as minhas limitações com esta língua.
Finalmente, não consegui postar uma imagem aqui, com um tamanho menor, sem perder totalmente suas informações. Peço que relevem este fato.
Grato.
MOR_AL